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       參加DFP 設(shè)計(jì)課程將幫助您創(chuàng)建更多的高性能設(shè)計(jì)。這一課程將幫助您利用更小規(guī)�；蚋退俣燃墑e的FPGA 中實(shí)現(xiàn)您的設(shè)計(jì)，進(jìn)而降低系統(tǒng)成本。通過掌握本課程中介紹的工具和設(shè)計(jì)方法及調(diào)試流程，您將能夠更快地創(chuàng)建您的設(shè)計(jì)、縮短開發(fā)調(diào)試時間，進(jìn)而降低開發(fā)成本。這一課程建立在 FPGA 設(shè)計(jì)基礎(chǔ)課程中所講述的原理之上，并包含6 個實(shí)驗(yàn)。

        ?? 基本的 HDL 知識(VHDL 或Verilog)
        ?? 在 FPGA 設(shè)計(jì)原理課程中所教授的技能或系列器件架構(gòu)中的類似知識
        ?? 與軟件工具流程和全局時序約束相關(guān)的某些經(jīng)驗(yàn)?? 基本的 HDL 知識(VHDL 或Verilog)
        ?? 基本的 HDL 知識(VHDL 或Verilog)

        ?? 通過 Coding Style 有效控制HDL 代碼以及底層硬件的生成方式，在項(xiàng)目前期階段考慮對代碼對性
            能的影響        
        ?? 使用 CORE Generator 工具創(chuàng)建優(yōu)化的內(nèi)核
        ?? 通過優(yōu)化系統(tǒng)時鐘域的管理，提高系統(tǒng)的穩(wěn)定性及可靠性
        ?? 通過使用時序報告來分析設(shè)計(jì)性能，找出失敗的時序路徑，通過優(yōu)化代碼，加強(qiáng)全局或局部時序約
            束，達(dá)到時序收斂，提升系統(tǒng)穩(wěn)定性
        ?? 同步設(shè)計(jì)技巧

        實(shí)驗(yàn)1． 數(shù)字時鐘管理單元
        調(diào)用 Coregen 定制DCM，將DCM 例化到HDL 設(shè)計(jì)中。
        實(shí)驗(yàn)2． 綜合技術(shù)
        體驗(yàn)不同的綜合選項(xiàng)并觀察結(jié)果。可為以下綜合工具提供三種此類實(shí)驗(yàn)：SynplicitySynplify Pro， 
        Precision RTL， 或 Xilinx XST 綜合工具。
        實(shí)驗(yàn)3． CORE Generator System
        創(chuàng)建一個內(nèi)核，將內(nèi)核例化到VHDL 或Verilog 源代碼中，并進(jìn)行行為級仿真驗(yàn)證。
        實(shí)驗(yàn)4． 全局時序約束
        采用約束編輯器來敲入全局時序約束.
        實(shí)驗(yàn)5． 時序收斂
        檢查時序報告并輸入專門路徑時序約束以滿足性能目標(biāo)。